數(shù)字音頻廣播接收機(jī)方案原理及設(shè)計(jì)思路

　　本文將介紹數(shù)字音頻廣播（DAB）接收機(jī)的樣機(jī)設(shè)計(jì)。

系統(tǒng)的性能要求
　　歐洲D(zhuǎn)AB系統(tǒng)規(guī)定了4種模式，本設(shè)計(jì)采用的是第1種模式，具體參數(shù)如表1所示。其中，L表示一幀的符號(hào)數(shù)，K表示每個(gè)符號(hào)的子載波個(gè)數(shù)，TF表示一幀的持續(xù)時(shí)間，TNULL表示空符號(hào)持續(xù)時(shí)間，Ts表示每個(gè)符號(hào)的持續(xù)時(shí)間，Tu表示有效符號(hào)的持續(xù)時(shí)間，Δ表示保護(hù)間隔的持續(xù)時(shí)間。

表１第1種DAB傳輸模式的具體參數(shù)

　　采用這一模式的設(shè)計(jì)要求為：帶寬1.536MHz，載波頻率174～240MHz，誤碼率不超過(guò)10-4。

方案原理及設(shè)計(jì)思路

1 方案原理框圖
　　DAB接收機(jī)原理框圖如圖1所示。DAB接收機(jī)將從天線接收到的信號(hào)經(jīng)過(guò)高頻頭轉(zhuǎn)為中頻模擬信號(hào)，放大后進(jìn)行A/D變換，得到數(shù)字信號(hào)。其中A/D采樣時(shí)鐘受晶振VCXO的控制，采樣時(shí)鐘偏移由采樣時(shí)鐘同步部分估計(jì)得到。A/D轉(zhuǎn)換后的數(shù)據(jù)一路做AGC檢測(cè)去控制高頻頭的輸出，另一路經(jīng)過(guò)R/C變換成FFT所需要的兩路實(shí)虛部數(shù)據(jù)信號(hào)。時(shí)間同步部分估計(jì)得到一個(gè)時(shí)域符號(hào)的同步頭，并粗略地估計(jì)由于收發(fā)頻率不一致而引起的頻偏。經(jīng)過(guò)FFT變換后，頻率同步單元定出FFT的窗口位置，校正帶有頻偏的數(shù)據(jù)。校正后的數(shù)據(jù)經(jīng)過(guò)信道估計(jì)，得到當(dāng)前實(shí)時(shí)的信道響應(yīng)，經(jīng)過(guò)信道均衡處理以消除信道多徑衰落的影響，然后再經(jīng)過(guò)解映射軟判決譯碼和解擾，然后將音頻信號(hào)送入信道解碼器解碼，接著進(jìn)行信源解碼和音頻綜合，最后經(jīng)D/A還原成模擬音頻?

圖1 接收機(jī)原理框圖

2 方案的設(shè)計(jì)思路
　　DAB接收機(jī)主要由數(shù)字下變頻、同步、OFDM解調(diào)和Viterbi譯碼四大部分構(gòu)成。

　　數(shù)字下變頻就是把ADC輸出的中頻數(shù)字信號(hào)變?yōu)閿?shù)字基帶信號(hào)，也就是在數(shù)字上實(shí)現(xiàn)頻譜的下搬移，主要包括希爾伯特變換、頻譜下搬移及降采樣等。

　　同步部分按功能包括符號(hào)定時(shí)同步、載波頻率同步和采樣時(shí)鐘頻率同步，以FFT為界可以分為時(shí)域同步和頻域同步兩部分。

　　OFDM解調(diào)包括FFT和差分解調(diào)等，經(jīng)FFT和差分解調(diào)后的數(shù)據(jù)再經(jīng)過(guò)頻域解交織后進(jìn)行QPSK解映射及量化，送給后續(xù)Viterbi譯碼器進(jìn)行軟判決譯碼。

　　對(duì)OFDM解調(diào)送來(lái)的數(shù)據(jù)提取快速信息信道(FIC)數(shù)據(jù)進(jìn)行解收縮、Viterbi譯碼、解擾，得到復(fù)合結(jié)構(gòu)信息(MCI)，再利用MCI對(duì)主業(yè)務(wù)信道(MSC)數(shù)據(jù)進(jìn)行譯碼。

DAB接收機(jī)硬件電路設(shè)計(jì)

1 方案結(jié)構(gòu)框圖
　　根據(jù)對(duì)DAB接收機(jī)組成部分的分析，本次設(shè)計(jì)采用FPGA+DSP的設(shè)計(jì)方案，DAB接收機(jī)完整的結(jié)構(gòu)框圖如圖2所示。DAB信號(hào)從天線接收后進(jìn)入高頻頭部分，選出所需的頻率塊，然后將選出的高頻信號(hào)送入混頻器，變?yōu)橹行念l率為38.912MHz、帶寬為1.536 MHz的中頻信號(hào)，中頻信號(hào)濾掉無(wú)用的頻譜部分后再經(jīng)頻率變換和濾波，變?yōu)橹行念l率為2.048 MHz、帶寬為1.536MHz的基帶信號(hào)。然后進(jìn)入ADC，采樣速率為8.192MHz，轉(zhuǎn)換成數(shù)字信號(hào)后進(jìn)入FPGA。FPGA完成并串轉(zhuǎn)換，同步和解調(diào)， 以及VCXO所需的控制電路等。處理后的數(shù)據(jù)進(jìn)入DSP，DSP外部時(shí)鐘為24.5MHz，所以DSP可進(jìn)行4倍頻，工作于100MHz。DSP中完成解交織、Viterbi譯碼、解擾以及音頻解碼，最后數(shù)據(jù)被送入DAC，恢復(fù)出原始模擬信號(hào)，送入喇叭即可收聽。

圖2 接收機(jī)的結(jié)構(gòu)框圖

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